La empresa de semiconductores sin fábrica de Corea del Sur Panmnesia está avanzando en la integración CXL y UAL/Ethernet.Meta implementa DRAM heredado en nuevos servidores a través de CXL para ampliar la capacidad de memoria y aumentar la velocidad del sistema.
Panmnesia se centra en el desarrollo de controladores y switches CXL. El Compute Express Link (CXL) es una extensión de bus PCIe fuera del chasis, originalmente basada en PCIe 5.0 y ahora compatible con PCIe 6.0 y 7.0 estándares. El director ejecutivo de Panmnesia, Myoungsoo Jung, señaló que la industria creía desde hace tiempo que los switches conectados a la CPU inducirían una latencia inaceptable de acceso a la memoria,hacer que los dispositivos multi-cabeza escalables (MHD) sean poco prácticos y forzar el despliegue directo de MHDAclaró que tales problemas de latencia provienen de la inmadurez temprana del CXL en lugar de las limitaciones inherentes de los estándares, y se desvanecerán con la maduración del ecosistema.Los interruptores CXL de próxima generación de la empresa ofrecen, baja latencia y rendimiento estable.
Panmnesia mostrará su controlador CXL de próxima generación optimizado y su interruptor habilitado para enrutamiento basado en puertos (PBR) en ISCA 2026.Los primeros diseños CXL reutilizaron PCIe IP con búferes de capa independientes y control de tiempo separado, causando una alta sincronización de capas cruzadas y una latencia adicional.
El nuevo controlador de Panmnesia adopta búferes compartidos entre capas para eliminar la mayoría de los gastos generales, con más optimizaciones específicas de capas para una menor latencia.La PCIe tradicional y el CXL temprano dependen del enrutamiento basado en jerarquías (HBR) limitado a las topologías de árboles, mientras que el PBR enruta datos a través de ID de puerto de dispositivo único para permitir topologías arbitrarias flexibles.
La expansión de memoria CXL convencional utiliza MHDs directos de la CPU con escalabilidad limitada.soporte estable de hasta 64 nodos conectados en ensayos.
Panmnesia ha lanzado chips de conmutación de fusión PCIe 6.4-CXL 3.2 pre-lanzamiento.Panmnesia y Meta presentarán trabajos consecutivos en la sesión de la industria ISCA 2026 del 29 de junioEl artículo de Panmnesia discute un controlador CXL de baja latencia probado por el silicio y un interruptor PBR para tejidos centrados en la memoria.su solución de implementación CXL de pila completa para centros de datos de hiperescala.
Enfrentando un suministro de memoria reducido, costos crecientes y entregas retrasadas, el equipo de Vistara de Meta propone reutilizar DDR4 DIMM retirados junto con la memoria DDR5 local del servidor a través de interconexiones CXL estándar.Este enfoque permite la expansión de memoria de costo casi cero, un mayor rendimiento operativo y menores emisiones de carbono.
La adopción lenta de la industria CXL es causada por el bajo ancho de banda de la memoria CXL, la alta latencia y la sobrecarga de tiempo de ejecución.Los datos de producción de Meta ′s muestran que la memoria expandida CXL ofrece 10 veces menos ancho de banda y un 60% más de latencia que la memoria localAdemás, la mayoría de las soluciones CXL comerciales integran DRAM con controladores y carecen de soporte DDR4, lo que bloquea la reutilización de la memoria heredada.
Meta resuelve estos puntos débiles a través del co-diseño hardware-software. Desarrolló el ASIC Vistara CXL personalizado optimizado para reutilización de DRAM, eficiencia energética y baja latencia.una solución mejorada de colocación de páginas transparentes (TPP) ajusta dinámicamente las relaciones de memoria local/ampliada y automatiza las configuraciones específicas de la carga de trabajo, desactivando la memoria CXL para cargas de trabajo sensibles a la latencia.
El documento valida plenamente el valor práctico de CXL y las ganancias significativas de rendimiento en diversas cargas de trabajo.La solución de Meta reduce el despliegue del servidor de inferencia de ML desagregado en un 25% y reduce la latencia promedio del caché distribuido en un 29%.
ISCA 2026 se llevará a cabo del 27 de junio al 1 de julio en Raleigh, EE.UU. Los socios de Panmnesia pueden acceder a los chips de conmutador de fusión PCIe 6.4-CXL 3.2, sistemas piloto e IP combinado PCIe 7.0-CXL 4.0.
No obstante,: CXL conmuta GPU puente, memoria y otros dispositivos del sistema. PBR admite topologías de red flexibles arbitrarias, superando la estructura de árbol rígido de HBR y mejorando la flexibilidad arquitectónica.Enlace de acelerador ultra (UAL), un rival de NVIDIA NVLink, permite la interconexión de aceleradores de IA de alta velocidad entre proveedores. Su alianza incluye AMD, AWS, Google, Microsoft, Meta, Panmnesia y otros actores clave de la industria.
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Sandy Yang, directora de estrategia global
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